Amplificador de fuente común de una sola etapa:
Diseño del circuito de sesgo para el amplificador de fuente común de una sola etapa en la figura 12-10. Al igual que con el circuito BJT de emisores comunes, el diseño comienza con la especificación del voltaje de suministro, amplificación, respuesta de frecuencia, impedancia de carga, etc.
Selección de ID, RD y RS
El circuito que se muestra en la Fig. 12-10 no tiene ninguna disposición para la retroalimentación negativa, por lo que debe diseñarse para lograr la mayor ganancia posible. La ganancia de voltaje de un circuito CS es,
Debido a que AV es directamente proporcional a RD || RL, el diseño para la mayor ganancia de voltaje normalmente requiere la selección de la mayor resistencia de drenaje posible. Sin embargo, un valor muy grande de RD podría hacer que la corriente de drenaje sea demasiado pequeña para una operación FET satisfactoria.
Además, los niveles de ID bajos dan pequeños valores de YFS, que resultan en una menor ganancia de voltaje de CA. Además, RD normalmente debería ser mucho más pequeño que RL, por lo que RL tiene poco efecto en la ganancia de voltaje del circuito.
Para un nivel dado de ID, la caída de voltaje más grande posible entre RD proporciona el mayor valor de RD (RD = VRD/ID). Para hacer que VRD sea lo más grande posible, VDS y VS deben mantenerse al mínimo (ver Fig. 12-11 (a)]. El voltaje de fuente de drenaje típicamente debe ser VDS (Min) = (VP (máx) + 1 V).
Esto es lo suficientemente grande como para garantizar que el FET funcione en la región de pellizco de sus características. También permite un giro de voltaje de drenaje de ± 1 V, que generalmente es adecuado para un amplificador de señal pequeña.
Si el voltaje de polarización de fuente de puerta (VGS) es distinta de cero, entonces, como se ilustra en la Fig. 12-11 (a), los VD mínimos deben calcularse como, como, como, como,
Recuerde del artículo anterior de que para una buena estabilidad de sesgo, la caída de voltaje de resistencia de fuente (VS) debe ser lo más grande posible. Cuando el voltaje de suministro es pequeño, VS puede reducirse al mínimo para permitir el nivel mínimo de VDS. Un enfoque razonable para la mayoría de los circuitos FET es calcular la suma de VS y VRD de,
y luego hacer,
Una vez que se seleccionan VS, VRD e ID, se calculan RD y RS,
Como ya se discutió, se debe dibujar una línea de sesgo sobre las características de transferencia de FET para determinar un voltaje de polarización de puerta adecuado (VG). La corriente de drenaje máximo seleccionada (ID (MAX)) se traza en las características de transferencia máxima para el FET utilizado. La línea de sesgo se dibuja a través de este punto con una pendiente de 1/Rs. El voltaje de polarización de la puerta se lee desde la intersección de la línea de polarización y la escala VG. Como alternativa para dibujar la línea de sesgo, los VG se pueden leer de la característica de transferencia cuando se traza id (máximo). Entonces, 
En lugar de utilizar las características de transferencia de FET, se puede sustituir VP (Max) e IDSS (Max) para calcular el nivel VGS.
Resistencias de sesgo:
Con un circuito de sesgo de divisor de voltaje [como en la Fig. 12-11 (13)], R2 generalmente se selecciona como 1 MΩ o menos. Se pueden usar valores de resistencia más pequeños cuando una impedancia de entrada más baja sea aceptable.
También se pueden usar valores de resistencia más grandes, sin embargo, como se discutió anteriormente, hay distintas desventajas para usar resistencias superiores a 1 MΩ. Con R2 determinado, R1 se calcula usando R2 y la relación de VR1 a VR2.
Condensadores:
En cuanto a un circuito acoplado al condensador BJT, se deben seleccionar condensadores de acoplamiento y derivación para tener los valores de capacitancia más pequeños posibles. El condensador más grande en el circuito (condensador de derivación de origen C2 en la figura 12-10) establece el circuito bajo de 3 dB de frecuencia (F1).
La ecuación 11-10 se desarrolló para la ganancia de voltaje de un amplificador de fuente común de una sola etapa con una resistencia de fuente sin disco desabrochada (RS). Reescribir la ecuación para incluir XC2 en paralelo con RS da
Normalmente RS ≫ XC2, por lo que se puede omitir RS. Además, XC2 es capacitivo,
Cuando yfsxc2 = 1,
Por lo tanto, en F1,
De la sección 11-7,
Entonces, en F1,
Las ecuaciones 12-12 proporcionan el valor más pequeño para el condensador de derivación de origen. Al seleccionar un valor estándar, se debe elegir el siguiente valor de capacitancia más grande. Esto dará una frecuencia de corte ligeramente más baja que el valor F1 utilizado en los cálculos.
Como se explicó en anteriormente, es importante tener en cuenta que el condensador de derivación se calcula en términos de la resistencia que se ve mirando el terminal del dispositivo (la resistencia en serie con C2). El valor de capacitancia no se determina en términos de la resistencia paralela (RS).
Los condensadores de acoplamiento de entrada y salida deben tener un efecto casi cero en la respuesta de frecuencia del circuito. Se explica que XC1 en serie con Z1 y XC3 en serie con RL, constituyen divisores de voltaje que pueden atenuar los voltajes de entrada y salida de CA.
Para minimizar la atenuación, la reactancia de cada condensador de acoplamiento se selecciona para ser aproximadamente una décima parte de la impedancia en serie con la frecuencia de funcionamiento más baja para el circuito (F1). Las ecuaciones 12-4 y 12-5 se aplican una vez más para el cálculo de los valores mínimos de C1 y C2.
Como en los circuitos BJT, RL suele ser mucho más grande que ZO, y Zi a menudo es mucho más grande que RS, por lo que ZO y RS se pueden omitir en las ecuaciones 12-4 y 12-5.
Como siempre, las ecuaciones dan valores de capacitancia mínima, de modo que los siguientes valores estándar más grandes siempre deben seleccionarse para C1 y C3.